(9)PCle4.0上電階段的鏈路協(xié)商過程會先協(xié)商到8Gbps,成功后再協(xié)商到16Gbps;(10)PCIe4.0中除了支持傳統(tǒng)的收發(fā)端共參考時鐘模式，還提供了收發(fā)端采用參考時鐘模式的支持。通過各種信號處理技術的結合，PCIe組織總算實現(xiàn)了在兼容現(xiàn)有的FR-4板材和接插 件的基礎上，每一代更新都提供比前代高一倍的有效數(shù)據(jù)傳輸速率。但同時收/發(fā)芯片會變 得更加復雜，系統(tǒng)設計的難度也更大。如何保證PCIe總線工作的可靠性和很好的兼容性， 就成為設計和測試人員面臨的嚴峻挑戰(zhàn)。PCI-E測試信號質量測試；測量PCI-E測試調試其中，電氣(Electrical) 、協(xié)議(Protocol) 、配置(...

相應地，在CC模式下參考時鐘的 抖動測試中，也會要求測試軟件能夠很好地模擬發(fā)送端和接收端抖動傳遞函數(shù)的影響。而 在IR模式下，主板和插卡可以采用不同的參考時鐘，可以為一些特殊的不太方便進行參考 時鐘傳遞的應用場景(比如通過Cable連接時)提供便利，但由于收發(fā)端參考時鐘不同源，所 以對于收發(fā)端的設計難度要大一些(比如Buffer深度以及時鐘頻差調整機制)。IR模式下 用戶可以根據(jù)需要在參考時鐘以及PLL的抖動之間做一些折中和平衡，保證*終的發(fā)射機 抖動指標即可。圖4.9是PCIe4.0規(guī)范參考時鐘時的時鐘架構，以及不同速率下對于 芯片Refclk抖動的要求。PCI-E 3.0測試接收端容限測試...

其中，電氣(Electrical) 、協(xié)議(Protocol) 、配置(Configuration)等行為定義了芯片的基本 行為，這些要求合在一起稱為Base規(guī)范，用于指導芯片設計；基于Base規(guī)范，PCI-SIG還會 再定義對于板卡設計的要求，比如板卡的機械尺寸、電氣性能要求，這些要求合在一起稱為 CEM(Card Electromechanical)規(guī)范，用以指導服務器、計算機和插卡等系統(tǒng)設計人員的開 發(fā)。除了針對金手指連接類型的板卡，針對一些新型的連接方式，如M.2、U.2等，也有一 些類似的CEM規(guī)范發(fā)布。PCI-E 3.0測試接收端的變化；遼寧PCI-E測試系列 這個軟件以圖形化的...

這么多的組合是不可能完全通過人工設置和調整 的，必須有一定的機制能夠根據(jù)實際鏈路的損耗、串擾、反射差異以及溫度和環(huán)境變化進行 自動的參數(shù)設置和調整，這就是鏈路均衡的動態(tài)協(xié)商。動態(tài)的鏈路協(xié)商在PCIe3.0規(guī)范中 就有定義，但早期的芯片并沒有普遍采用；在PCIe4.0規(guī)范中，這個要求是強制的，而且很 多測試項目直接與鏈路協(xié)商功能相關，如果支持不好則無法通過一致性測試。圖4.7是 PCIe的鏈路狀態(tài)機，從設備上電開始，需要經(jīng)過一系列過程才能進入L0的正常工作狀態(tài)。 其中在Configuration階段會進行簡單的速率和位寬協(xié)商，而在Recovery階段則會進行更 加復雜的發(fā)送端預加重和...

對于PCIe來說，由于長鏈路時的損耗很大，因此接收端的裕量很小。為了掌握實際工 作環(huán)境下芯片內部實際接收到的信號質量，在PCIe3.0時代，有些芯片廠商會用自己內置 的工具來掃描接收到的信號質量，但這個功能不是強制的。到了PCIe4.0標準中，規(guī)范把 接收端的信號質量掃描功能作為強制要求，正式名稱是Lane Margin(鏈路裕量)功能。 簡單的Lane Margin功能的實現(xiàn)是在芯片內部進行二維的誤碼率掃描，即通過調整水平方 向的采樣點時刻以及垂直方向的信號判決閾值，PCIE 3.0的發(fā)射機物理層測試；江西PCI-E測試檢修SigTest軟件的算法由PCI-SIG提供，會對信號進行時鐘恢復、...

按照測試規(guī)范的要求，在發(fā)送信號質量的測試中，只要有1個Preset值下能夠通過信 號質量測試就算過關；但是在Preset的測試中，則需要依次遍歷所有的Preset,并依次保存 波形進行分析。對于PCIe3.0和PCIe4.0的速率來說，由于采用128b/130b編碼，其一致性測試碼型比之前8b/10b編碼下的一致性測試碼型要復雜，總共包含36個128b/130b的 編碼字。通過特殊的設計， 一致性測試碼型中包含了長“1”碼型、長“0”碼型以及重復的“01” 碼型，通過對這些碼型的計算和處理，測試軟件可以方便地進行預加重、眼圖、抖動、通道損 耗的計算。 11是典型PCle3.0和PCIe...

當鏈路速率不斷提升時，給接收端留的信號裕量會越來越小。比如PCIe4.0的規(guī)范中 定義，信號經(jīng)過物理鏈路傳輸?shù)竭_接收端，并經(jīng)均衡器調整以后的小眼高允許15mV, 小眼寬允許18.75ps,而PCIe5.0規(guī)范中允許的接收端小眼寬更是不到10ps。在這么小 的鏈路裕量下，必須仔細調整預加重和均衡器的設置才能得到比較好的誤碼率結果。但是，預 加重和均衡器的組合也越來越多。比如PCIe4.0中發(fā)送端有11種Preset(預加重的預設模 式),而接收端的均衡器允許CTLE在-6～ - 12dB范圍內以1dB的分辨率調整，并且允許 2階DFE分別在±30mV和±20mV范圍內調整。綜合考慮以上...

簡單總結一下，PCIe4.0和PCIe3.0在物理層技術上的相同點和不同點有：(1)PCIe4.0的數(shù)據(jù)速率提高到了16Gbps,并向下兼容前代速率；(2)都采用128b/130b數(shù)據(jù)編碼方式；(3)發(fā)送端都采用3階預加重和11種Preset;(4)接收端都有CTLE和DFE的均衡；(5)PCIe3.0是1抽頭DFE,PCIe4.0是2抽頭DFE;(6)PCIe4.0接收芯片的LaneMargin功能為強制要求(7)PCIe4.0的鏈路長度縮減到12英寸，多1個連接器，更長鏈路需要Retimer;(8)為了支持應對鏈路損耗以及不同鏈路的情況，新開發(fā)的PCle3.0芯片和全部PCIe4.0芯片都...

要精確產(chǎn)生PCle要求的壓力眼圖需要調整很多參數(shù)，比如輸出信號的幅度、預加重、 差模噪聲、隨機抖動、周期抖動等，以滿足眼高、眼寬和抖動的要求。而且各個調整參數(shù)之間 也會相互制約，比如調整信號的幅度時除了會影響眼高也會影響到眼寬，因此各個參數(shù)的調 整需要反復進行以得到 一個比較好化的組合。校準中會調用PCI-SIG的SigTest軟件對信號 進行通道模型嵌入和均衡，并計算的眼高和眼寬。如果沒有達到要求，會在誤碼儀中進 一步調整注入的隨機抖動和差模噪聲的大小，直到眼高和眼寬達到參數(shù)要求。PCI-E3.0設計還可以使用和PCI-E2.0一樣的PCB板材和連接器嗎？海南PCI-E測試維修電話·Tran...

相應地，在CC模式下參考時鐘的 抖動測試中，也會要求測試軟件能夠很好地模擬發(fā)送端和接收端抖動傳遞函數(shù)的影響。而 在IR模式下，主板和插卡可以采用不同的參考時鐘，可以為一些特殊的不太方便進行參考 時鐘傳遞的應用場景(比如通過Cable連接時)提供便利，但由于收發(fā)端參考時鐘不同源，所 以對于收發(fā)端的設計難度要大一些(比如Buffer深度以及時鐘頻差調整機制)。IR模式下 用戶可以根據(jù)需要在參考時鐘以及PLL的抖動之間做一些折中和平衡，保證*終的發(fā)射機 抖動指標即可。圖4.9是PCIe4.0規(guī)范參考時鐘時的時鐘架構，以及不同速率下對于 芯片Refclk抖動的要求。PCI-e 3.0簡介及信號和協(xié)議測...

相應地，在CC模式下參考時鐘的 抖動測試中，也會要求測試軟件能夠很好地模擬發(fā)送端和接收端抖動傳遞函數(shù)的影響。而 在IR模式下，主板和插卡可以采用不同的參考時鐘，可以為一些特殊的不太方便進行參考 時鐘傳遞的應用場景(比如通過Cable連接時)提供便利，但由于收發(fā)端參考時鐘不同源，所 以對于收發(fā)端的設計難度要大一些(比如Buffer深度以及時鐘頻差調整機制)。IR模式下 用戶可以根據(jù)需要在參考時鐘以及PLL的抖動之間做一些折中和平衡，保證*終的發(fā)射機 抖動指標即可。圖4.9是PCIe4.0規(guī)范參考時鐘時的時鐘架構，以及不同速率下對于 芯片Refclk抖動的要求。3090Ti 始發(fā)支持 PCIe5....

CTLE均衡器可以比較好地補償傳輸通道的線性損耗，但是對于一些非線性因素(比如 由于阻抗不匹配造成的信號反射)的補償還需要借助于DFE的均衡器，而且隨著信號速率的提升，接收端的眼圖裕量越來越小，采用的DFE技術也相應要更加復雜。在PCle3.0的 規(guī)范中，針對8Gbps的信號，定義了1階的DFE配合CTLE完成信號的均衡；而在PCle4.0 的規(guī)范中，針對16Gbps的信號，定義了更復雜的2階DFE配合CTLE進行信號的均衡。 圖 4 .5 分別是規(guī)范中針對8Gbps和16Gbps信號接收端定義的DFE均衡器(參考資料： PCI Express@ Base Specificatio...

關于各測試項目的具體描述如下：·項目2.1Add-inCardTransmitterSignalQuality:驗證插卡發(fā)送信號質量，針對2.5Gbps、5Gbps、8Gbps、16Gbps速率。·項目2.2Add-inCardTransmitterPulseWidthJitterTestat16GT/s:驗證插卡發(fā)送信號中的脈沖寬度抖動，針對16Gbps速率。·項目2.3Add-inCardTransmitterPresetTest:驗證插卡發(fā)送信號的Preset值是否正確，針對8Gbps和16Gbps速率。·項目2.4AddinCardTransmitterInitialTXEQTest:...

是用矢量網(wǎng)絡分析儀進行鏈路標定的典型連接，具體的標定步驟非常多，在PCIe4.0 Phy Test Specification文檔里有詳細描述，這里不做展開。 在硬件連接完成、測試碼型切換正確后，就可以對信號進行捕獲和信號質量分析。正式 的信號質量分析之前還需要注意的是：為了把傳輸通道對信號的惡化以及均衡器對信號的 改善效果都考慮進去，PCIe3.0及之后標準的測試中對其發(fā)送端眼圖、抖動等測試的參考點 從發(fā)送端轉移到了接收端。也就是說，測試中需要把傳輸通道對信號的惡化的影響以及均 衡器對信號的改善影響都考慮進去。 PCIE3.0和PCIE4.0應該如何選擇？天津PCI-E測試配件·項...

需要注意的是，每一代CBB和CLB的設計都不太一樣，特別是CBB的 變化比較大，所以測試中需要加以注意。圖4.10是支持PCIe4.0測試的夾具套件，主要包括1塊CBB4測試夾具、2塊分別支持x1/x16位寬和x4/x8位寬的CLB4測試夾具、1塊可 變ISI的測試夾具。在測試中，CBB4用于插卡的TX測試以及主板RX測試中的校準； CLB4用于主板TX的測試以及插卡RX測試中的校準；可變ISI的測試夾具是PCIe4 .0中 新增加的，無論是哪種測試，ISI板都是需要的。引入可變ISI測試夾具的原因是在PCIe4.0 的測試規(guī)范中，要求通過硬件通道的方式插入傳輸通道的影響，用于模擬實際主板或插...

綜上所述，PCIe4.0的信號測試需要25GHz帶寬的示波器，根據(jù)被測件的不同可能會 同時用到2個或4個測試通道。對于芯片的測試需要用戶自己設計測試板；對于主板或者 插卡的測試來說，測試夾具的Trace選擇、測試碼型的切換都比前代總線變得更加復雜了； 在數(shù)據(jù)分析時除了要嵌入芯片封裝的線路模型以外，還要把均衡器對信號的改善也考慮進 去。PCIe協(xié)會提供的SigTest軟件和示波器廠商提供的自動測試軟件都可以為PCle4. 0的測試提供很好的幫助。 PCI-E 3.0測試接收端容限測試；江蘇PCI-E測試哪里買規(guī)范中規(guī)定了共11種不同的Preshoot和De-emphasis的組合，每...

首先來看一下惡劣信號的定義，不是隨便一個信號就可以，且惡劣程度要有精確定義才 能保證測量的重復性。通常把用于接收端容限測試的這個惡劣信號叫作Stress Eye,即壓 力眼圖，實際上是借鑒了光通信的叫法。這個信號是用高性能的誤碼儀先產(chǎn)生一個純凈的 帶特定預加重的信號，然后在這個信號上疊加精確控制的隨機抖動(RJ)、周期抖動(SJ)、差 模和共模噪聲以及碼間干擾(ISI)。為了確定每個成分的大小都符合規(guī)范的要求，測試之前需要先用示波器對誤碼儀輸出的信號進行校準。其中，ISI抖動是由PCIe協(xié)會提供的測試 夾具產(chǎn)生，其夾具上會模擬典型的主板或者插卡的PCB走線對信號的影響。在PCIe3.0的 CB...

CTLE均衡器可以比較好地補償傳輸通道的線性損耗，但是對于一些非線性因素(比如 由于阻抗不匹配造成的信號反射)的補償還需要借助于DFE的均衡器，而且隨著信號速率的提升，接收端的眼圖裕量越來越小，采用的DFE技術也相應要更加復雜。在PCle3.0的 規(guī)范中，針對8Gbps的信號，定義了1階的DFE配合CTLE完成信號的均衡；而在PCle4.0 的規(guī)范中，針對16Gbps的信號，定義了更復雜的2階DFE配合CTLE進行信號的均衡。 圖 4 .5 分別是規(guī)范中針對8Gbps和16Gbps信號接收端定義的DFE均衡器(參考資料： PCI Express@ Base Specificatio...

CTLE均衡器可以比較好地補償傳輸通道的線性損耗，但是對于一些非線性因素(比如 由于阻抗不匹配造成的信號反射)的補償還需要借助于DFE的均衡器，而且隨著信號速率的提升，接收端的眼圖裕量越來越小，采用的DFE技術也相應要更加復雜。在PCle3.0的 規(guī)范中，針對8Gbps的信號，定義了1階的DFE配合CTLE完成信號的均衡；而在PCle4.0 的規(guī)范中，針對16Gbps的信號，定義了更復雜的2階DFE配合CTLE進行信號的均衡。 圖 4 .5 分別是規(guī)范中針對8Gbps和16Gbps信號接收端定義的DFE均衡器(參考資料： PCI Express@ Base Specificatio...

克勞德高速數(shù)字信號測試實驗室致敬信息論創(chuàng)始人克勞德·艾爾伍德·香農，以成為高數(shù)信號傳輸測試界的帶頭者為奮斗目標。克勞德高速數(shù)字信號測試實驗室重心團隊成員從業(yè)測試領域10年以上。實驗室配套KEYSIGHT/TEK主流系列示波器、誤碼儀、協(xié)議分析儀、矢量網(wǎng)絡分析儀及附件，使用PCIE/USB-IF/WILDER等行業(yè)指定品牌夾具。堅持以專業(yè)的技術人員，嚴格按照行業(yè)測試規(guī)范，配備高性能的權能測試設備，提供給客戶更精細更權能的全方面的專業(yè)服務。克勞德高速數(shù)字信號測試實驗室提供具深度的專業(yè)知識及一系列認證測試、預認證測試及錯誤排除信號完整性測試、多端口矩陣測試、HDMI測試、USB測試，PCI-E測試等...

PCIe4.0的接收端容限測試在PCIel.0和2.0的時代，接收端測試不是必需的，通常只要保證發(fā)送端的信號質量基本就能保證系統(tǒng)的正常工作。但是從PCle3.0開始，由于速率更高，所以接收端使用了均衡技術。由于接收端更加復雜而且其均衡的有效性會影響鏈路傳輸?shù)目煽啃裕越邮斩说娜菹逌y試變成了必測的項目。所謂接收容限測試，就是要驗證接收端對于惡劣信號的容忍能力。這就涉及兩個問題，一個是惡劣信號是怎么定義的，另一個是怎么判斷被測系統(tǒng)能夠容忍這樣的惡劣信號。多個cpu socket的系統(tǒng)時，如何枚舉的？信號完整性測試PCI-E測試聯(lián)系人簡單總結一下，PCIe4.0和PCIe3.0在物理層技術上的相同...

雖然在編碼方式和芯片內部做了很多工作，但是傳輸鏈路的損耗仍然是巨大的挑戰(zhàn)，特 別是當采用比較便宜的PCB板材時，就不得不適當減少傳輸距離和鏈路上的連接器數(shù)量。 在PCIe3.0的8Gbps速率下，還有可能用比較便宜的FR4板材在大約20英寸的傳輸距離 加2個連接器實現(xiàn)可靠信號傳輸。在PCle4.0的16Gbps速率下，整個16Gbps鏈路的損耗 需要控制在-28dB @8GHz以內，其中主板上芯片封裝、PCB/過孔走線、連接器的損耗總 預算為-20dB@8GHz,而插卡上芯片封裝、PCB/過孔走線的損耗總預算為-8dB@8GHz。 整個鏈路的長度需要控制在12英寸以內，并且鏈路上只能...

在物理層方面，PCIe總線采用多對高速串行的差分信號進行雙向高速傳輸，每對差分 線上的信號速率可以是第1代的2 . 5Gbps、第2代的5Gbps、第3代的8Gbps、第4代的 16Gbps、第5代的32Gbps,其典型連接方式有金手指連接、背板連接、芯片直接互連以及電 纜連接等。根據(jù)不同的總線帶寬需求，其常用的連接位寬可以選擇x1、x4、x8、x16等。如 果采用×16連接以及第5代的32Gbps速率，理論上可以支持約128GBps的雙向總線帶寬。 另外，2019年PCI-SIG宣布采用PAM-4技術，單Lane數(shù)據(jù)速率達到64Gbps的第6代標 準規(guī)范也在討論過程中。列出了PCI...

為了克服大的通道損耗，PCle5.0接收端的均衡能力也會更強一些。比如接收端的 CTLE均衡器采用了2階的CTLE均衡,其損耗/增益曲線有4個極點和2個零點，其直流增益可以在-5～ - 15dB之間以1dB的分辨率進行調整，以精確補償通道損耗的 影響。同時，為了更好地補償信號反射、串擾的影響，其接收端的DFE均衡器也使用了更復 雜的3-Tap均衡器。對于發(fā)射端來說，PCle5.0相對于PCIe4.0和PCIe3.0來說變化不大， 仍然是3階的FIR預加重以及11種預設好的Preset組合。PCI-E 3.0數(shù)據(jù)速率的變化；DDR測試PCI-E測試銷售廠PCIe4.0標準在時鐘架構上除了支持傳...

由于每對數(shù)據(jù)線和參考時鐘都是差分的，所以主 板的測試需要同時占用4個示波器通道，也就是在進行PCIe4.0的主板測試時示波器能夠 4個通道同時工作且達到25GHz帶寬。而對于插卡的測試來說，只需要把差分的數(shù)據(jù)通道 引入示波器進行測試就可以了，示波器能夠2個通道同時工作并達到25GHz帶寬即可。 12展示了典型PCIe4.0的發(fā)射機信號質量測試環(huán)境。無論是對于發(fā)射機測試，還是對于后面要介紹到的接收機容限測試來說，在PCIe4.0 的TX端和RX端的測試中，都需要用到ISI板。ISI板上的Trace線有幾十對，每相鄰線對 間的插損相差0.5dB左右。由于測試中用戶使用的電纜、連接器的插損都可...

當鏈路速率不斷提升時，給接收端留的信號裕量會越來越小。比如PCIe4.0的規(guī)范中 定義，信號經(jīng)過物理鏈路傳輸?shù)竭_接收端，并經(jīng)均衡器調整以后的小眼高允許15mV, 小眼寬允許18.75ps,而PCIe5.0規(guī)范中允許的接收端小眼寬更是不到10ps。在這么小 的鏈路裕量下，必須仔細調整預加重和均衡器的設置才能得到比較好的誤碼率結果。但是，預 加重和均衡器的組合也越來越多。比如PCIe4.0中發(fā)送端有11種Preset(預加重的預設模 式),而接收端的均衡器允許CTLE在-6～ - 12dB范圍內以1dB的分辨率調整，并且允許 2階DFE分別在±30mV和±20mV范圍內調整。綜合考慮以上...

CTLE均衡器可以比較好地補償傳輸通道的線性損耗，但是對于一些非線性因素(比如 由于阻抗不匹配造成的信號反射)的補償還需要借助于DFE的均衡器，而且隨著信號速率的提升，接收端的眼圖裕量越來越小，采用的DFE技術也相應要更加復雜。在PCle3.0的 規(guī)范中，針對8Gbps的信號，定義了1階的DFE配合CTLE完成信號的均衡；而在PCle4.0 的規(guī)范中，針對16Gbps的信號，定義了更復雜的2階DFE配合CTLE進行信號的均衡。 圖 4 .5 分別是規(guī)范中針對8Gbps和16Gbps信號接收端定義的DFE均衡器(參考資料： PCI Express@ Base Specificatio...

克勞德高速數(shù)字信號測試實驗室致敬信息論創(chuàng)始人克勞德·艾爾伍德·香農，以成為高數(shù)信號傳輸測試界的帶頭者為奮斗目標。克勞德高速數(shù)字信號測試實驗室重心團隊成員從業(yè)測試領域10年以上。實驗室配套KEYSIGHT/TEK主流系列示波器、誤碼儀、協(xié)議分析儀、矢量網(wǎng)絡分析儀及附件，使用PCIE/USB-IF/WILDER等行業(yè)指定品牌夾具。堅持以專業(yè)的技術人員，嚴格按照行業(yè)測試規(guī)范，配備高性能的權能測試設備，提供給客戶更精細更權能的全方面的專業(yè)服務。克勞德高速數(shù)字信號測試實驗室提供具深度的專業(yè)知識及一系列認證測試、預認證測試及錯誤排除信號完整性測試、多端口矩陣測試、HDMI測試、USB測試，PCI-E測試等...

·項目2.6Add-inCardLaneMarginingat16GT/s:驗證插卡能通過LaneMargining功能反映接收到的信號質量，針對16Gbps速率。·項目2.7SystemBoardTransmitterSignalQuality:驗證主板發(fā)送信號質量，針對2.5Gbps、5Gbps、8Gbps、16Gbps速率。·項目2.8SystemBoardTransmitterPresetTest:驗證插卡發(fā)送信號的Preset值是否正確，針對8Gbps和16Gbps速率。·項目2.9SystemBoardTransmitterLinkEqualizationResponseTest:...

PCIe背景概述PCIExpress(PeripheralComponentInterconnectExpress,PCle)總線是PCI總線的串行版本，廣泛應用于顯卡、GPU、SSD卡、以太網(wǎng)卡、加速卡等與CPU的互聯(lián)。PCle的標準由PCI-SIG(PCISpecialInterestGroup)組織制定和維護，目前其董事會主要成員有Intel、AMD、nVidia、DellEMC、Keysight、Synopsys、ARM、Qualcomm、VTM等公司，全球會員單位超過700家。PCI-SIG發(fā)布的規(guī)范主要有Base規(guī)范(適用于芯片和協(xié)議)、CEM規(guī)范(適用于板卡機械和電氣設計)、測試...